计数器设计是数字电路中常见的功能模块，其核心在于对输入信号进行计数与输出显示。本文提出一种基于现场可编程门阵列（FPGA）的多功能计数器设计方案，旨在提升系统的灵活性和扩展性。

首先，计数器的基本结构由时钟信号、复位信号以及计数逻辑组成。通过设置不同的计数模式（如加法、减法、模运算等），该计数器能够满足多种应用场景的需求。其次，在硬件实现上，利用Verilog HDL语言编写计数器的核心代码，并借助Quartus II软件完成综合、布局布线及仿真测试。最终，将编译后的比特流文件下载至FPGA开发板，验证其功能是否符合预期。

此外，为增强用户体验，本设计还增加了七段数码管动态扫描驱动模块，实现了计数值的直观显示。同时，支持按键操作以切换不同工作状态，进一步丰富了人机交互方式。此方案不仅适用于实验室教学实验，还可广泛应用于工业自动化、智能家居等领域。